2016+基于fpga四位二进制乘法器verilog(300元)

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素材描述：本课题的任务
完成一个基于0.5um工艺的乘法器定制设计：计数器关键路径延时1ns以下，版图面积小于500平方微米。具体如下：
1．在Tran Pro上设计乘法器电路
2．布线，矫正规则，布局电路（0.5um工艺）
3．检查电路合理性仿真电路
4．得到可以流片的版图数据。
5．全面测试并验证、优化设计
 

 本课题的重点内容
  描述verilog模块，进行仿真，得到仿真图
  四位二进制加法器和乘法器由VHDL实现后，利用EDA工具对各模块进行了时序仿真（Timing Simulation）
 仿真图分析
 电路图设计
 由verilog逻辑代码作出逻辑电路图
根据电路图画出版图